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Dec 30, 2023

Intel est tout

Il y a beaucoup de risques à déployer de nouvelles technologies pour des ordinateurs de pointe

Il y a beaucoup de risques à déployer une nouvelle technologie pour les puces informatiques de pointe. Les dirigeants d'Intel ont donc été naturellement prudents dans l'exécution d'un plan qui introduit simultanément l'année prochaine à la fois un nouveau transistor - RibbonFET - et une nouvelle façon de l'alimenter - PowerVia.

Pour éliminer une partie du risque de cet acte de grande envergure, la société a construit et testé des cœurs de processeur composés de la génération actuelle de transistors d'Intel combinés à PowerVia. Les cœurs résultants ont vu plus de 6% d'augmentation de fréquence ainsi que des conceptions plus compactes et 30% de perte de puissance en moins. Tout aussi important, les tests ont prouvé que l'inclusion de l'alimentation arrière ne rend pas les puces plus coûteuses, moins fiables ou plus difficiles à tester pour les défauts. Intel présente les détails de ces tests à Tokyo la semaine prochaine lors du symposium IEEE sur la technologie et les circuits VLSI.

"Nous voulions nous assurer que nous pouvions éliminer les risques… tout comprendre sur PowerVia, puis passer à l'étape suivante et intégrer le RibbonFET", a déclaré Ben Sell, vice-président du développement technologique d'Intel.

PowerVia est la version d'Intel d'une technologie appelée backside power delivery. Aujourd'hui, les puces sont construites avec les transistors à la surface du silicium et toutes les interconnexions qui les alimentent et transmettent leurs signaux de données construits au-dessus d'eux. L'alimentation arrière supprime toutes les interconnexions fournissant de l'énergie sous le silicium. Cela a deux effets principaux. Tout d'abord, cela laisse plus de place aux interconnexions de données au-dessus du silicium. Et deuxièmement, les interconnexions de puissance peuvent être rendues plus grandes et donc moins résistives.

L'alimentation arrière déplace les interconnexions d'alimentation du dessus du silicium vers le dessous.Intel

Cette combinaison améliore les performances de plusieurs façons. Tout d'abord, avec un chemin plus facile pour la circulation de l'énergie, les circuits du processeur subissent moins de chute de tension ; en d'autres termes, il y a une plus petite chute transitoire de tension lorsque la demande de courant augmente à partir, disons, d'un grand bloc de commutation logique. Avec moins de statisme, les transistors peuvent fonctionner plus rapidement.

Deuxièmement, les cœurs peuvent être rendus plus compacts, ce qui réduit la longueur des interconnexions entre les cellules logiques, ce qui accélère les choses. Lorsque les cellules logiques standard qui composent le cœur du processeur sont disposées sur la puce, la congestion des interconnexions les empêche de s'assembler parfaitement, laissant beaucoup d'espace vide entre les cellules. Avec moins de congestion parmi les interconnexions de données, les cellules s'emboîtent plus étroitement, certaines parties étant remplies à 95 %. Sell ​​dit que c'est une amélioration à deux chiffres. De plus, l'absence de congestion a permis à certaines des plus petites interconnexions de s'étendre un peu, réduisant ainsi la capacité parasite qui entrave les performances.

Le gain de 6 % de ces avantages représente environ la moitié de ce qui est généralement fourni lorsqu'un fabricant de puces réduit les transistors d'un nœud technologique à l'autre. PowerVia le livre sans modification des transistors.

La fabrication de puces compatibles PowerVia nécessite plusieurs étapes supplémentaires et conduit au résultat inhabituel qu'il ne reste pratiquement plus de silicium dans la puce. Les choses commencent assez normalement : les transistors, qui dans ce cas sont des FinFET fabriqués à l'aide du procédé Intel 4, sont construits à la surface du silicium, comme d'habitude. La principale différence est qu'un groupe de trous profonds et étroits est également percé puis rempli de métal. Ces nano-TSV (pour vias traversants en silicium) seront importants plus tard. À partir de là, des couches d'interconnexion sont formées au-dessus des transistors pour les relier ensemble dans des cellules logiques et des circuits plus grands. Jusqu'ici, si régulier.

Ensuite, le processus prend un tour. Une plaquette de silicium vierge, appelée plaquette de support, est collée au sommet de ces interconnexions et le tout est retourné. Ensuite, le bas de la plaquette d'origine (maintenant sur le dessus) est poli jusqu'à ce que les extrémités des nano-TSV soient exposées. À ce stade, des couches d'interconnexions relativement volumineuses sont construites pour se connecter aux nano-TSV et former le réseau de distribution d'énergie arrière. Ces couches d'interconnexion se terminent dans les plots de connexion qui relieront la puce au boîtier et au reste de l'ordinateur.

La puce résultante est donc composée d'une grande couche de silicium vierge pour le support, d'une couche d'interconnexions de données, d'une couche extrêmement étroite de transistors en silicium et d'une couche d'interconnexions de puissance.

Il est difficile de repérer le silicium dans ce processeur compatible PowerVia. (Astuce : c'est le morceau de blanc au milieu.) La majeure partie de la puce est constituée des interconnexions de signal au-dessus et des interconnexions de puissance beaucoup plus volumineuses sous les transistors. Intel

Vous pourriez vous attendre à ce que la construction d'interconnexions des deux côtés du silicium fasse grimper le coût de la puce. Mais très tôt, Intel a vu une raison pour laquelle ce ne serait pas le cas, dit Sell. La couche d'interconnexions la plus petite et la plus serrée, appelée M0, est également la plus coûteuse à produire. Ils peuvent nécessiter plus d'un passage à travers l'étape la plus coûteuse de la fabrication de puces, la lithographie aux ultraviolets extrêmes. Mais sans interconnexions électriques pour gêner, les lignes de la couche M0 pourraient être plus éloignées de six nanomètres qu'elles ne le sont aujourd'hui. Cela peut sembler peu, mais cela signifie qu'il faut moins d'efforts EUV pour les fabriquer. Pour le processus qui sera introduit l'année prochaine et pour son successeur, "les économies de coûts que nous réalisons en n'évoluant pas de manière aussi agressive compensent largement le coût supplémentaire du processus de fourniture d'énergie par l'arrière", déclare Sell.

Si les plans de PowerVia devaient fonctionner, la technologie devait répondre à certains critères, dont la plupart visaient à ne pas aggraver les choses : bien qu'ils existent dans une couche de silicium beaucoup plus mince, les transistors devaient fonctionner aussi bien ; le réseau de distribution d'énergie devait être tout aussi fiable que ceux construits sur la face avant du silicium ; la chaleur générée dans le silicium ne pouvait pas devenir incontrôlable, malgré les transistors pris en sandwich entre les couches d'interconnexion ; et la possibilité de déboguer les circuits intégrés et de repérer les défauts de conception ne peut pas être entravée.

Il a fallu du temps pour répondre à ces critères. Par exemple, le processus d'interconnexion de puissance a dû être modifié pour éviter d'affecter les transistors. Et Intel a dû définir des règles de conception pour maintenir les problèmes thermiques en ligne. Il a également dû proposer de nouvelles méthodes pour faire fonctionner le débogage.

En plus de tout cela, les ingénieurs d'Intel devaient s'assurer que le rendement des puces PowerVia - la fraction de bonnes puces par plaquette - était en bonne voie pour atteindre une fabrication à haut volume, même si ces puces particulières ne seront jamais vendues. L'objectif ici était que le rendement des puces Intel 4 PowerVia corresponde à celui des puces Intel 4 d'il y a 9 mois. Les puces PowerVia allaient toujours être à la traîne, car toute amélioration du rendement d'Intel 4 prendrait du temps à se traduire par les expériences PowerVia. "Nous avons fait un peu mieux que cela", déclare Sell. La courbe de rendement de PowerVia suit celle d'Intel 4 de seulement 6 mois.

Une fois le processus de PowerVia élaboré, le seul changement qu'Intel devra apporter pour achever son passage d'Intel 4 au nœud suivant, appelé 20A, concerne le transistor. RibbonFET, la version d'Intel des transistors nanosheet, ou gate-all-around, s'insérera ensuite dans le schéma d'interconnexion déjà établi.

Si tout se passe bien, et que Sell dit que tout va bien, le processus 20A fabriquera les processeurs Arrow Lake de la société en 2024. La génération de technologie suivante, appelée 18A, est destinée à la fois aux produits Intel et aux clients de la fonderie.

Le succès placerait Intel devant TSMC et Samsung, en offrant à la fois des transistors à nanofeuilles et une alimentation arrière. Samsung est déjà passé à un appareil polyvalent, et on ne sait pas quand il intégrera l'alimentation arrière. TSMC devrait proposer des appareils polyvalents en 2025, mais il n'ajoutera pas d'alimentation arrière avant au moins 2026.